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Patents
Procédé de Durcissement Logique par Partitionnement d'un Circuit Electronique
Gutemberg Gonçalves dos Santos Jr
Lirida Alves de Barros Naviner
1, 2
Bastien Cousin
Gilles Deleuze
Laurent Crétinon
Laurent Crétinon
Author
1
SSH - Secure and Safe Hardware (46 rue Barrault
75013 Paris - France)
- LTCI - Laboratoire Traitement et Communication de l'Information (46 rue Barrault F-75634 Paris Cedex 13 - France)
- Télécom ParisTech (46 rue Barrault 75634 Paris Cedex 13 - France)
- IMT - Institut Mines-Télécom [Paris] (37-39 Rue Dareau, 75014 Paris - France)
2
COMELEC - Département Communications & Electronique (46, rue Barrault
75013 Paris - France)
- Télécom ParisTech (46 rue Barrault 75634 Paris Cedex 13 - France)
Complete list of metadatas
https://hal.telecom-paris.fr/hal-02412523
Contributor : Telecomparis Hal <>
Submitted on : Sunday, December 15, 2019 - 3:36:12 PM
Last modification on : Wednesday, January 8, 2020 - 1:06:25 AM
Contributor : Telecomparis Hal <>
Submitted on : Sunday, December 15, 2019 - 3:36:12 PM
Last modification on : Wednesday, January 8, 2020 - 1:06:25 AM
Identifiers
- HAL Id : hal-02412523, version 1
Collections
PARISTECH | COMELEC | SSH | LTCI | INSTITUT-TELECOM
Citation
Gutemberg Gonçalves dos Santos Jr, Lirida Alves de Barros Naviner, Bastien Cousin, Gilles Deleuze, Laurent Crétinon. Procédé de Durcissement Logique par Partitionnement d'un Circuit Electronique. France, N° de brevet: 1261439. GG:BREVET-12. 2012, pp.21. ⟨hal-02412523⟩
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