Procédé de Durcissement Logique par Partitionnement d'un Circuit Electronique

Gutemberg Gonçalves dos Santos Jr; Lirida Alves de Barros Naviner; Bastien Cousin; Gilles Deleuze; Laurent Crétinon

Patents Year : 2012

Procédé de Durcissement Logique par Partitionnement d'un Circuit Electronique

, (1, 2) , , ,

1
2

Gutemberg Gonçalves dos Santos Jr

Function : Author

Lirida Alves de Barros Naviner

Function : Author
PersonId : 737026
IdHAL : lirida-naviner
ORCID : 0000-0002-6320-4153

Secure and Safe Hardware

Département Communications & Electronique

Bastien Cousin

Function : Author

Gilles Deleuze

Function : Author

Laurent Crétinon

Function : Author

Domains

Engineering Sciences [physics] Micro and nanotechnologies/Microelectronics Engineering Sciences [physics] Electronics

TelecomParis HAL : Connect in order to contact the contributor

https://hal.telecom-paris.fr/hal-02412523

Submitted on : Sunday, December 15, 2019-3:36:12 PM

Last modification on : Tuesday, February 28, 2023-3:36:25 PM

Dates and versions

hal-02412523 , version 1 (15-12-2019)

Identifiers

HAL Id : hal-02412523 , version 1

Cite

Gutemberg Gonçalves dos Santos Jr, Lirida Alves de Barros Naviner, Bastien Cousin, Gilles Deleuze, Laurent Crétinon. Procédé de Durcissement Logique par Partitionnement d'un Circuit Electronique. France, N° de brevet: 1261439. GG:BREVET-12. 2012, pp.21. ⟨hal-02412523⟩

Procédé de Durcissement Logique par Partitionnement d'un Circuit Electronique

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